VERILOG
ENCODER USING CASE Pemberian nama pada modul digunakan pada design name dan file name itu adalah nama file yang akan dijadikan file, binary_out adalah bit output yang akan dihasilkan dari encoder input sejumlah 16 bit dengan nilai keluaran 4 bit binary. untuk always @ digunakan untuk mengatur kecepatan clock yang digunakan. Nah dalam hexa terdapat 16 bit di mulai dari 0 sampai 15, maka dari itu case (encoder_in) hanya sampai 15 saja. MUX Module menggunakan nama file mux_using_assign.v. din_0 , //Mux first input maksudnya adalah inputan pertama kali yang di masukan adalah din_0, din_1 , //Mux second input, inputan kedua, sel dengan script //Select input maksudnya adalah pilihan untuk inputannya. Input din_0, din_1, sel adalah untuk port yang akan di berikan inputan, output ports adalah keluaran yang sudah diberikan inputan (din_0, din_1), jika semua sudah terpenuhi maka hasil outputnya adalah 0 dan 1.