VERILOG

ENCODER USING CASE

 

Pemberian nama pada modul digunakan pada design name dan file name itu adalah nama file yang akan dijadikan file, binary_out adalah bit output yang akan dihasilkan dari encoder input sejumlah 16 bit dengan nilai keluaran 4 bit binary. untuk always @ digunakan untuk mengatur kecepatan clock yang digunakan. Nah dalam hexa terdapat 16 bit di mulai dari 0 sampai 15, maka dari itu case (encoder_in) hanya sampai 15 saja.

   

 MUX

Module menggunakan nama file mux_using_assign.v. din_0 , //Mux first input maksudnya adalah inputan pertama kali yang di masukan adalah din_0, din_1 , //Mux second input, inputan kedua, sel dengan script //Select input maksudnya adalah pilihan untuk inputannya.

Input din_0, din_1, sel adalah untuk port yang akan di berikan inputan, output ports adalah keluaran yang sudah diberikan inputan (din_0, din_1), jika semua sudah terpenuhi maka hasil outputnya adalah 0 dan 1.

FLIP FLOP AND LATCH

Dari script diatas data, en, dan reset termasuk kedalam inputan, dan q adalah nilai untuk outputnya. Always @  (en, or reser or data) memastikan clock akan terus berjalan. if (~reset) begin q <= 1’bo; maksudnya jika hasil ouputan kurang dari 1 maka dia akan mereset hingga hasil keluarannya 1, untuk q<=data itu maksudnya nilai q lebih kecil dari data berarti nilai data 0, karena D latch hanya  memiliki 1 buah inputan saja.

      

COUNTERS

Output ports (output [7:0]) maksudnya adalah memberikan nilai untuk ports 8 bit, always @ (possedge clk) adalah perintah untuk menjalankan clock secara terus menerus, jika output yang di beri nilai lebih kecil dari 8’b0 maka nilai akan bertambah 1 hingga hasil akhir mencapai  8 bit.

MEMORI

Untuk address, read_en dan ce termasuk kedalam input. Address dan data masing-masing diberikan nilai 8 bit.  Reg [7:0] mem [0:255] berarti jumlah dari 8 bit terdapat 255 memory yang akan digunakan, initial begin untuk memulai daftar memory file yang akan dibaca.

PARITY

Data yang ke input adalah 8 bit data, dan untuk parity outnya hanya 1 bit, assign parity_out = (data_in[0]^ data_in[1]), dst. Maksudnya adalah memberikan penetapan pada setiap bitnya. Apakah ganjil atau genap.